ID Artikel: 000076824 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/07/2020

Mengapa DisplayPort Intel® FPGA IP gagal mengeluarkan video ketika bidang Vtotal dari Main Stream Attribute (MSA) lebih besar dari lebar 13 bit?

Lingkungan

    Intel® Quartus® Prime Edisi Standard
    Intel® Quartus® Prime Edisi Pro
    DisplayPort* Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah pada perangkat lunak Intel® Quartus® Prime versi 14.0 dan yang lebih baru, DisplayPort Intel® FPGA IP Pixel Clock Recovery Interface Hsync dan sinyal Vsync tetap rendah saat kondisi di bawah terpenuhi:

  • Resolusi video dengan bidang Vtotal Main Stream Attribute (MSA) melebihi lebar 13 bit atau 8191 dalam desimal.
Resolusi

Masalah ini telah diperbaiki mulai dari Intel® Quartus® Prime Edisi Pro versi 20.1 Perangkat Lunak selanjutnya.

Produk Terkait

Artikel ini berlaku untuk 6 produk

Intel® Cyclone® 10 GX FPGA
Stratix® V FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA
Cyclone® V FPGA dan SoC FPGA
Intel® Arria® 10 FPGA dan SoC FPGA
Arria® V FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.