ID Artikel: 000076850 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2019

Mengapa PHY Lite untuk Antarmuka Paralel untuk Intel® Arria® 10 FPGA IP gagal simulasi ketika konfigurasi data diatur ke "Diferensial"?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • PHY Lite untuk Antarmuka Paralel Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Software versi 19.1, Anda mungkin melihat kesalahan pembacaan simulasi ketika Anda mengatur konfigurasi data ke "Diferensial."

    Resolusi

    Untuk mengatasi masalah ini, buka berkas *phylite_io_bufs.sv di bawah direktori altera_phylite_arch_nf_*\sim.

     

    Ubah baris dari:

    assign group_data_out_n [grp_num][47 : GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}};

    Untuk:

    menetapkan group_data_out_n [grp_num][47 : GROUP_PIN_WIDTH[grp_num]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}};

     

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Software versi 19.3.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.