ID Artikel: 000076866 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa port output ~OBSERVABLE dari blok transiver dalam desain saya dilaporkan sebagai tidak dibatasi untuk analisis penahanan?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Perangkat lunak Quartus® II versi 9.1 SP1 dan sebelumnya mungkin tidak secara otomatis membatasi port keluaran ~OBSERVABLE seperti ~OBSERVABLERXANALOGRESET dalam Stratix® blok transiver IV GX untuk analisis penangguhan. Perintah derive_pll_clocks menambahkan hanya set_max_delay tugas ke port output untuk analisis pengaturan dan tidak membuat tugas set_min_delay terkait yang diperlukan untuk analisis penangguhan.

Untuk membatasi port output untuk analisis tahan, tambahkan perintah set_min_delay berikut untuk port output ~OBSERVABLE:
set_min_delay 0 -to [output get_ports ]

Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.