Setelah perangkat Intel® Stratix® 10 menyelesaikan konfigurasi dan memasuki mode pengguna, Anda harus menerapkan urutan reset sebelum menjalankan aplikasi Anda. Pada penyelesaian tahap konfigurasi, fungsi perangkat Intel Stratix 10 tidak diharapkan untuk masuk ke mode pengguna secara bersamaan. Ketika perangkat masuk ke mode pengguna, clock yang berjalan bebas dapat menyebabkan kondisi clock race antara logika pengguna yang merusak kondisi awal perangkat.
Untuk mencegah peristiwa ini, Intel menyarankan Anda untuk membuat desain menggunakan User Reset dan Clock Gate Intel Stratix 10 FPGA IP dengan logika pengguna Anda sendiri untuk membatalkan gerbang Clock Pengguna dan membatalkan sinyal Reset Global seperti yang ditunjukkan pada Gambar 1. Gunakan User Reset dan Clock Gate Intel Stratix 10 FPGA inti IP untuk membatalkan penegasan sinyal dari port user_reset untuk membuka gerbang Clock Pengguna. Kemudian buat logika Anda sendiri untuk membatalkan penegasan sinyal Reset Global setelah Anda membuka gerbang Clock Pengguna.
Perhatikan bahwa Free Running Clock adalah clock yang bersumber secara eksternal, sementara Clock Pengguna adalah clock yang mencatat logika pengguna di FPGA. User Clock juga dapat berupa clock berjalan gratis atau clock yang dihasilkan dari phase-locked loop (PLL).
Diharapkan bahwa hanya satu instans IP yang diperlukan untuk melepaskan semua clock pengguna, sementara sinyal reset global harus digunakan untuk melepaskan/membatalkan pengaturan ulang di beberapa domain. Jika desain memiliki beberapa domain reset, pastikan sinyal reset global tertahan cukup lama hingga sinyal merambat ke semua domain sebelum menolaknya.
Gambar 1. Diagram Blok Pengulangan Ulang dan Clock Gating Pengguna
Catatan: Jangan gunakan port user_clkgate Dari User Reset dan Clock Gate Intel Stratix 10 FPGA IP.
Penundaan penundaan yang disarankan untuk sinyal user_reset menggunakan Intel Stratix 10 FPGA User Reset dan Clock Gate IP dan penundaan penentuan untuk sinyal Reset Global
Penundaan de-assertion sinyal user_reset harus lebih dari satu siklus Clock Pengguna . Anda bisa mendapatkan penundaan yang diinginkan dengan memasukkan nilai De-assertion Delay di User Reset dan Clock Gate Intel Stratix 10 FPGA IP. Nilai yang mungkin untuk parameter De-assertion Delay dalam User Reset dan Clock Gate Intel Stratix 10 FPGA IP dapat berkisar dari 0 ns hingga 65.535 ns. Anda harus membangun synchronizer menggunakan teknik anti-metastibilitas standar di dalamnya:
- Logika Pengguna untuk Melepas Clock Pengguna untuk menyinkronkan sinyal user_reset terkait dengan clock yang berjalan bebas.
- Logika Pengguna untuk Mende-assert Global Reset untuk menyinkronkan sinyal user_reset sehubungan dengan User Clock.
Penundaan de-assertion sinyal Reset Global harus cukup lama bagi sinyal Global Reset untuk menyebarkan ke logika reset global dalam sistem Anda setelah User Clock berjalan. Buat logika pengguna Anda sendiri untuk batal menegaskan sinyal Reset Global setelah user_reset ditolak dan User Clock sedang berjalan. Anda juga harus menyinkronkan sinyal Global Reset sehubungan dengan User Clock menggunakan teknik anti-metastable standar.
Gambar 2. Diagram Pengaturan Ulang pengguna dan Clock Gating Timing
Informasi ini didokumentasikan dalam Panduan Pengguna Konfigurasi Intel Stratix 10 terbaru untuk Perangkat Lunak Intel® Quartus® Prime Edisi Pro v19.1.