ID Artikel: 000076909 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/02/2019

Mengapa ada ketidaksesuaian pada tulis dan membaca data antara antarmuka bus AXI dan pesan model simulasi Intel® Stratix® 10 MX HBM2 selama simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketidaksesuaian terjadi karena data tulis dari antarmuka bus AXI masuk ke Intel® Stratix® adaptor lunak IP HBM2 10 MX dan melalui Subsstem Blok Antarmuka Universal sebelum mencapai Intel® Stratix® model memori HBM2 10 MX.

    Resolusi

    Nilai bus "tulis data" yang dilaporkan dalam model memori HBM2 telah dimodifikasi karena inversi bus data (DBI).

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.