Ketidaksesuaian terjadi karena data tulis dari antarmuka bus AXI masuk ke Intel® Stratix® adaptor lunak IP HBM2 10 MX dan melalui Subsstem Blok Antarmuka Universal sebelum mencapai Intel® Stratix® model memori HBM2 10 MX.
Nilai bus "tulis data" yang dilaporkan dalam model memori HBM2 telah dimodifikasi karena inversi bus data (DBI).