ID Artikel: 000076910 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/04/2019

Mengapa desain contoh IP Antarmuka High Bandwidth Memory (HBM2) pada Intel® Stratix® FPGA 10 MX menunjukkan pelanggaran lebar denyut nadi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • High Bandwidth Memory (HBM2) Interface Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 19.1 dan sebelumnya, Anda mungkin melihat pelanggaran lebar denyut min jika Anda membuat desain contoh untuk IP Antarmuka Memori Bandwidth Tinggi (HBM2) yang menargetkan Intel® Stratix® 10 MX FPGA.

    Resolusi

    Untuk mengatasi masalah ini, unduh dan instal Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 19.1 patch 0.04 dari tautan yang sesuai di bawah ini. Setelah menginstal patch, ikuti langkah-langkah yang ditunjukkan pada file Readme.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.2.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 MX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.