Seriallite III MegaCores versi 13.1 dan yang lebih lama perlu menggunakan clock internal untuk menyinkronkan sinyal input crc_error_inject. Gambar berikut menunjukkan solusi untuk masalah ini.

Pengguna perlu merutekan clock internal, "tx_coreclkin" ke modul tingkat atas dengan membuat port output hingga hierarki. Dalam desain tingkat atas pengguna, clock "tx_coreclkin" kemudian dapat digunakan untuk mendorong sinyal input "crc_error_inject".
Dengan asumsi nama instans Seriallite III "sl3" dan desain tingkat atas pengguna sebagai atas, berikut adalah langkah-langkah untuk menerapkan solusi di atas.