ID Artikel: 000076956 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/02/2016

Seriallite III memiliki pelanggaran waktu pada dua clock yang tidak terkait untuk sinyal input crc_error_inject

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Serialite III MegaCore versi 13.1 dan sebelumnya dapat menunjukkan pelanggaran waktu di TimeQuest antara dua jam yang berbeda. Pelanggaran waktu melibatkan sinyal input, crc_error_inject. Panduan Pengguna Seriallite III menginstruksikan pengguna untuk menggunakan "tx_user_clock" untuk mendorong sinyal "crc_error_inject". Karena sinyal crc_error_inject tidak disinkronkan ke clock yang benar di dalam inti Seriallite III, pelanggaran waktu ditandai.
Resolusi

Seriallite III MegaCores versi 13.1 dan yang lebih lama perlu menggunakan clock internal untuk menyinkronkan sinyal input crc_error_inject.  Gambar berikut menunjukkan solusi untuk masalah ini.

Figure 1.

Pengguna perlu merutekan clock internal, "tx_coreclkin" ke modul tingkat atas dengan membuat port output hingga hierarki.  Dalam desain tingkat atas pengguna, clock "tx_coreclkin" kemudian dapat digunakan untuk mendorong sinyal input "crc_error_inject".

Dengan asumsi nama instans Seriallite III "sl3" dan desain tingkat atas pengguna sebagai atas, berikut adalah langkah-langkah untuk menerapkan solusi di atas.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA

1

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.