ID Artikel: 000076982 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/01/2015

Apa mode loopback yang didukung oleh Altera inti PCIe Hard IP?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Core PCIe® Hard IP (HIP) tidak mendukung Loopback Master, tetapi mendukung Loopback Slave melalui konfigurasi PCIe Reverse Parallel Loopback seperti yang ditunjukkan pada bab Arsitektur Transiver perangkat.

Daftar berikut menguraikan urutan loopback:
1. Inti PCIe HIP memasuki status Loopback ketika RC menegaskan bit loopback (bit2 dari simbol 5) dalam TS1/TS2 selama configuration.LinkWidth.Start state.  Baik EP dan RC harus mengikuti aturan sebagaimana didefinisikan dalam spesifikasi Dasar PCI Express.
2. Setelah berhasil memasuki status Loopback, inti secara otomatis menyatakan tx_detectrxloopback=1 dan txelecidle=0 sebagaimana diwajibkan oleh spesifikasi antarmuka PIPE. Ini akan menginstruksikan Altera transceiver untuk merutekan data setelah Rate Match FIFO di RECEIVER Channel PCS ke Saluran Pemancar terkait. Data yang diterima akan melewati CDR, deserializer, dekoder 8b/10b, Word Aligner, dan Rate Match FIFO sebelum mengulang kembali ke sisi pemancar. Data pemancar akan melewati Rate Match FIFO, encoder dan serializer 8b/10b sebelum ditransmisikan.
3. RC mengirimkan pola terkode 8b/10b ke penerima EP selama mode loopback sebagaimana diwajibkan oleh spesifikasi Dasar PCI Express. Anda juga perlu mengirim SKIP OS untuk memastikan Rate Match FIFO tidak meluap atau underflow. Demikian pula SKIP OS akan dimasukkan oleh Rate Match FIFO ke arah pemancar EP sesuai kebutuhan. Oleh karena itu, monitor pemancar EP harus memperhitungkan hal ini saat membandingkan data yang ditransmisikan kembali dengan data penerimaan asli.  Pola loopback tidak dapat berupa data PRBS karena data PCIe yang dikodekan bukan 8b/10b.
4. Untuk menjamin bahwa data yang baik diterima dengan benar, diperlukan pengkodean AC antara pin pancaran RC dan pin penerima EP. Sesuai spesifikasi PCIe CEM (Plug in board), kapasitor AC Coupling selalu ada di board dengan pin perangkat pemancar. Jika penguji terhubung ke kartu kami yang ditancapkan ke Pci-SIG Compliance Base Board (CBB) melalui kabel koaks dan CBB tidak memiliki kapasitor AC Coupling, blok DC fisik harus ditambahkan sejalan dengan kabel untuk memberikan efek yang sama. Jadi, baik kapasitor AC Coupling atau blok DC fisik diperlukan antara setiap pemancar RC dan pin penerima EP.
5. Clock referensi sistem pada RC dan EP harus beroperasi dalam jarak /-300ppm menurut spesifikasi PCIe.
Inilah sebabnya mengapa spesifikasi PCIe menentukan bahwa loopback harus melewati Rate Match FIFO yang dapat memasukkan atau menghapus SKIP OS sesuai kebutuhan untuk menangani rentang ini.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.