ID Artikel: 000076994 Jenis Konten: Product Information & Documentation Terakhir Ditinjau: 17/10/2019

Bagaimana sinyal pilihan chip Intel® Stratix® 10 DDR4 IP yang dipetakan untuk perangkat memori atas dan bawah dalam topologi clamshell?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika topologi clamshell diaktifkan di Editor Parameter IP Intel® Stratix® 10 DDR4, setiap peringkat memerlukan dua pin CS untuk mengonfigurasi chip memori atas dan bawah secara terpisah. Konten berikut menunjukkan cara memetakan pin CS dari FPGA ke chip memori dalam desain peringkat tunggal dan ganda.

    Resolusi

    Untuk komponen peringkat tunggal:

    Komponen Top (non-mirrored), FPGA_CS0, masuk ke MEM_TOP_CS0

    Komponen bawah (tercermin), FPGA_CS1, masuk ke MEM_BOT_CS0

    Untuk komponen Dual-Rank:

    Komponen Top (non-mirrored), FPGA_CS0 akan MEM_TOP_CS0 dan FPGA_CS1 masuk ke MEM_TOP_CS1

    Komponen bawah (tercermin), FPGA_CS2 masuk ke MEM_BOT_CS0 dan FPGA_CS3 masuk ke MEM_BOT_CS1

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.