ID Artikel: 000076996 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 20/07/2017

Bagaimana seharusnya sinyal CKE dihentikan untuk antarmuka DDR3 dan DDR4?

Lingkungan

    Perangkat Lunak Desain Intel® Quartus® Prime
    Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
    Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sinyal CKE ditarik ke GND pada kartu daughter DDR3 HiLo dan dihentikan dengan pemberhentian paralel Thevenin pada kartu daughter DDR4 HiLo.

Resolusi

Semua sinyal alamat dan perintah, termasuk sinyal CKE, harus menggunakan pengakhiran fly-by untuk antarmuka Arria®10 dan Stratix®10 DDR3 dan DDR4.

Sinyal ini harus dihentikan dengan resistor terhadap VTT di akhir topologi fly-by. Pemberhentian ini diperlukan hanya untuk implementasi perangkat memori terpisah dan tidak diperlukan untuk DIMM.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Arria® 10 FPGA dan SoC FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.