ID Artikel: 000076997 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/06/2017

Mengapa sinyal mem_reset_n beralih beberapa kali pada penegasan pertama dalam mode simulasi Lewati Kalibrasi?

Lingkungan

  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Pengamatan ini diharapkan dan tidak menyebabkan kerusakan operasi PHY selama simulasi. Dalam mode simulasi Kalibrasi Penuh, EMIF IP melakukan urutan inisialisasi pengaturan ulang penuh, dan akibatnya, gangguan tersebut tidak terjadi.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.