Ada bug dalam UniPHY DDR3 IP yang salah memungkinkan konfigurasi untuk satu chip memilih perangkat memori DDR3 8Gbit dengan 16 baris, 11 kolom, dan 3 bit alamat bank yang akan dihasilkan untuk Arria® V dan Cyclone® V keras dan pengontrol memori HPS.
Konfigurasi kapasitas perangkat DDR3 terbesar yang didukung adalah sebagai berikut:
Hard Memory Controller dan HPS Memory Controller: 4Gbit per chip pilih dengan konfigurasi alamat 16 baris, 10 kolom, dan 3 bank bit.
Soft Controller: Pilihan 8Gbit per chip dengan konfigurasi alamat 16 baris, 11 kolom, dan 3 bit bank.
Untuk informasi lebih lanjut tentang konfigurasi yang didukung pengontrol memori keras Arria® V dan HPS, lihat Tabel 7-17: Fitur Pengontrol Memori Keras Arria® V dalam Buku Panduan Arria V dan lihat Tabel 11-1: Opsi Memori Antarmuka Pengontrol SDRAM dalam Manual Referensi Teknis Sistem Prosesor Keras Arria V.
Untuk informasi lebih lanjut tentang konfigurasi yang didukung pengontrol memori keras Cyclone® V dan HPS, lihat Tabel 6-14: Fitur Pengontrol Memori Keras Cyclone® V dalam Buku Panduan Cyclone V dan lihat Tabel 11-1: Opsi Memori Antarmuka Pengontrol SDRAM dalam Manual Referensi Teknis Sistem Prosesor Keras Cyclone V.