ID Artikel: 000077021 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/07/2020

Mengapa Daftar Kontrol Pemerataan Jalur dari IP Keras PCIe* Intel® Arria® 10 menyimpan nilai prasetel awal yang salah saat beroperasi sebagai titik akhir dalam mode Gen3?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Intel® Quartus® Prime Edisi Pro
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah silikon, Hard IP Intel® Arria® 10 PCIe* menangkap nilai awal "Preset Pemancar" dan "Petunjuk Preset Penerima" dari setiap TS yang diterima, bukan dari EQ TS saat beroperasi sebagai titik akhir dalam mode Gen3, hal ini menyebabkan nilai tersimpan "Preset Pemancar Port Hulu 8.0 GT/s" dan "Petunjuk Preset Penerima Port Hulu 8.0 GT/s" salah.

    Resolusi

    Tidak ada solusi untuk masalah silikon ini tersedia. Masalah ini tidak memengaruhi pelatihan tautan sehingga dapat tertelan dengan aman.

    Karena masalah ini, jangan merujuk ke "Lane Equalization Control Register" untuk memeriksa petunjuk preset dan preset awal yang ditangkap saat Hard IP PCIe* Intel® Arria® 10 beroperasi sebagai titik akhir dalam mode Gen3.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.