Karena masalah yang diketahui dalam Intel® Quartus® Prime Pro versi perangkat lunak 19.1 hingga 19.4, Desain Contoh Intel® FPGA IP JESD204B mungkin gagal beroperasi dengan benar saat menggunakan perangkat Intel® Arria® 10 dan Intel® Cyclone® 10 GX. Hal ini disebabkan oleh 2 port yang hilang jika sintesis dan 1 port yang hilang jika menyimulasikan Desain Contoh Intel® FPGA IP JESD204B.
Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:
1. Misalnya sintesis desain, tambahkan kedua port ini ke "altera_jesd204_ed_RX_TX.sv" yang terletak di "//ed_synth" pada baris 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Misalnya simulasi desain, tambahkan port ini pada baris 364 ke "altera_jesd204_ed_RX_TX.sv" yang terletak di "//ed_sim/testbench/models" pada baris 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Masalah ini telah diperbaiki mulai dari perangkat lunak Intel® Quartus® Prime Edisi Pro versi 20.1.