Mengapa bit csr_sysref_singledet dihapus secara tiba-tiba sebelum SYSREF berubah dari rendah ke tinggi ketika menggunakan Intel® FPGA IP JESD204B dengan kecepatan data lebih besar dari 16 Gbps di Intel Agilex® 7 perangkat?

Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 20.3 dan sebelumnya, ketika menggunakan Intel® FPGA IP JESD204B dalam mode Subclass 1 DAN pada kecepatan data < 16 Gbps

Setelah JESD204B Intel® FPGA IP telah mencicipi SYSREF untuk pertama kalinya dan menghapus bit CSR csr_sysref_singledet ke 0, ketika bit CSR ini kemudian diatur oleh pengguna ke nilai 1 untuk mencicipi edge SYSREF lainnya, ia akan dihapus segera bahkan sebelum SYSREF beralih dari rendah ke tinggi. Hal ini disebabkan oleh sinyal internal yang menghapus csr_sysref_singledet terjebak pada 1 untuk kecepatan data yang lebih besar dari 16 Gbps.

Masalah ini hanya dapat dipulihkan dengan menerapkan txlink_rst_n atau rxlink_rst_n.

Patch dapat disediakan berdasarkan permintaan melalui Intel® Premier Support (IPS).

Masalah ini telah diperbaiki mulai dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.4.