ID Artikel: 000077032 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/04/2017

Mengapa bit Konfigurasi Slot Clock PCIe saya selalu diatur ke 1 terlepas dari pilihan GUI?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Altera® Stratix® V Hard IP untuk PCI Express*, bit Konfigurasi Slot Clock perangkat keras (Link Status Register[12]) akan selalu diatur ke 1 di Ruang Konfigurasi PCIe* terlepas dari pengaturan "Konfigurasi Slot Clock" di tab Link Kemampuan PCIe pada GUI. Masalah ini terjadi pada simulasi dan perangkat keras.

    Resolusi

    Untuk mengatasi masalah ini, edit berkas altpcie_hip_256_pipen1b.v di direktori \synthesis\submodules sebagai berikut.

     

    1) sekitar baris 0088 add --> parameter slotclk_cfg = "dynamic_slotclkcfg",
    2) sekitar baris 2699 add --> .slotclk_cfg(slotclk_cfg),

     

    Masalah ini telah diperbaiki mulai pada rilis perangkat lunak Intel® Quartus® Prime Edisi Standar v17.0.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.