ID Artikel: 000077140 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 04/03/2014

Saat menggunakan Stratix V Hard IP untuk PCI Express, mengapa Tidak Ada Dukungan yang Diselesaikan Perintah (bit 18) dari Daftar Kemampuan Slot yang salah diatur?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Karena masalah pada Stratix® V Hard IP untuk PCI® Express, bit ini salah diatur.
Resolusi

Untuk mengatasi masalah ini:

1. Kunjungi:

< direktori instalasi Altera Anda>\< versi Quartus® II Anda>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters_common.tcl

2. Ganti:

string add_parameter advanced_default_hwtcl_no_command_completed "true"

Dengan

string add_parameter advanced_default_hwtcl_no_command_completed "false"

3. Hapus:

set_parameter_value no_command_completed_hwtcl "true"

4. Kunjungi:

< direktori penginstalan Altera Anda>\< versi Quartus® II Anda>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters.tcl

5. Modifikasi baris

jika { == 1 } {

set_parameter_value no_command_completed_hwtcl "true"

Untuk:

jika { == 1 } {
atur advanced_default_parameter_override [ get_parameter_value advanced_default_parameter_override ]
jika { == 0 } {
set_parameter_value no_command_completed_hwtcl "true"
} lain {
set_parameter_value no_command_completed_hwtcl [ get_parameter_value advanced_default_hwtcl_no_command_completed ]
}

6. Regenerasi inti IP, rekompilasi ulang desain Anda, dan simulasi.

Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus® II di masa depan.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.