ID Artikel: 000077174 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 17/12/2013

Bagaimana kontroler DDR3 berbasis UniPHY menegaskan perintah refresh untuk beberapa antarmuka pilihan chip?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Kontroler memori berbasis UniPHY tidak mengeluarkan perintah penyegaran ke semua chip perangkat memori multi-chip atau DIMM pada siklus clock yang sama.

Misalnya, untuk casing pilihan empat chip, casing ini akan menegaskan penyegaran ke CS0 dan CS2 dalam satu siklus clock, diikuti oleh CS1 dan CS3 di siklus berikutnya.

Penegasan semua sinyal pilihan chip dalam siklus clock yang sama disediakan untuk digunakan sesuai diskresi vendor memori.

Resolusi

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® V GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.