ID Artikel: 000077281 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 27/08/2013

Galat: Pemancar SERDES harus mendorong satu pin keluaran

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda akan mendapatkan pesan galat ini jika Anda menggunakan SERDES khusus dengan output LVDS diferensial pseudo seperti LVDS_E_3R, LVDS_E_1R, dan BLVDS. Saat menggunakan standar keluaran diferensial pseudo, Anda tidak dapat mendorong pin output dengan makro SERDES khusus. Anda harus mengimplementasikan fungsi altlvds dalam Mode Elemen Logika (LE) (SERDES lunak).

Ketika perangkat lunak Quartus® II memeriksa legalitas untuk penempatan, perangkat lunak ini memberikan galat karena SERDES khusus harus memiliki koneksi langsung ke pin output. Saat menggunakan standar diferensial pseudo, logika inti dimasukkan di antara SERDES lunak dan pin output.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.