ID Artikel: 000077340 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/03/2018

Mengapa HPS macet ketika HPS ke bridge FPGA terhubung ke AXI Bridge IP bersama dengan master bus lainnya?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® FPGA Interconnect
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    HPS dapat macet saat mengakses AXI Bridge yang dihubungkan dengan lebih dari satu master bus.

    Antarmuka slave AXI Bridge akan terus-menerus menekan balik akses master ketika salah satu master mengeluarkan transaksi baca/tulis ke sana.

    Resolusi

    Sebagai solusi sementara, tambahkan Avalon MM Pipeline Bridge di antara master bus dan AXI Bridge untuk menyelesaikan masalah penanganan beberapa sinyal master AXI Bridge.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Intel® Arria® 10 SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.