ID Artikel: 000077340 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/03/2018

Mengapa HPS macet ketika HPS ke bridge FPGA terhubung ke AXI Bridge IP bersama dengan master bus lainnya?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Intel® FPGA Interconnect
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

HPS dapat macet saat mengakses AXI Bridge yang dihubungkan dengan lebih dari satu master bus.

Antarmuka slave AXI Bridge akan terus-menerus menekan balik akses master ketika salah satu master mengeluarkan transaksi baca/tulis ke sana.

Resolusi

Sebagai solusi sementara, tambahkan Avalon MM Pipeline Bridge di antara master bus dan AXI Bridge untuk menyelesaikan masalah penanganan beberapa sinyal master AXI Bridge.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA
Intel® Arria® 10 SX SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.