Karena bug dalam perangkat lunak Quartus® Prime versi 20.2 dan sebelumnya, Anda mungkin melihat variasi kesalahan sintesis berikut jika Anda telah mengaktifkan Profil Konfigurasi Ulang di Arria® 10 perangkat IP PHY Asli atau IP ATX PLL.
Ini adalah contoh galat sintesis IP PHY Asli
Galat(17086): Galat HDL Verilog pada alt_xcvr_native_rcfg_strm_params_mcrso7a.sv(746): ekspresi memiliki 735 elemen; diharapkan 736
Ini adalah contoh kesalahan sintesis IP ATX PLL
Galat(17086): Galat HDL Verilog di alt_xcvr_native_rcfg_strm_params_oks6upi.sv(126): ekspresi memiliki 115 elemen; diharapkan 116
Lebar elemen ekspresi akan bervariasi tergantung pada IP dan jumlah profil yang diaktifkan di IP PHY Asli dan IP ATX PLL Anda.
Masalah ini terjadi ketika ada sejumlah ganjil Profil Konfigurasi Ulang di IP PHY Asli atau IP ATX PLL Anda. Misalnya 1, 3, 5, 7.
Untuk mengatasi masalah ini, Anda dapat menduplikasi Profil Konfigurasi Ulang yang ada dan meningkatkan jumlah profil satu per satu sehingga jumlah total di IP PHY Asli atau IP ATX PLL Anda bahkan. Misalnya 2, 4, 6, atau 8.
Masalah ini telah diperbaiki Intel Quartus Prime Software versi 20.3.