Mengapa Contoh Desain 100G Ethernet Intel® Stratix® tidak dapat menginteropsi switch Ethernet dan mengirim paket ke switch?

Karena masalah dalam perangkat lunak Intel® Quartus® Prime Edisi Pro versi 19.1 dan yang lebih baru, Anda dapat mengamati switch Ethernet menjatuhkan semua paket yang dikirim dari perangkat Intel® Stratix® 10 saat menggunakan Contoh Desain IP Ethernet Intel berikut:

• E-tile Hard IP Intel® Stratix® 10 Contoh Desain
• H-tile Hard IP untuk Ethernet Intel® Stratix® Contoh Desain IP 10 FPGA
• Contoh Desain Ethernet 100G Latensi Rendah Intel® Stratix® 10 FPGA IP

Switch Ethernet tidak mendukung bidang jenis/panjang bingkai Ethernet tertentu di Contoh Desain di atas.

Untuk memperbaiki masalahnya, modifikasi berkas alt_aeuex_packet_client_tx.v di direktori /hardware_test_design/umum/ untuk mengubah panjang beban menjadi 0x88b5 dan mengkombinasi ulang desain.

Ganti pernyataan berikut:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},index, {6{rjunk}}};

Dengan:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},index, {6{rjunk}}};

dout_next = {DEST_ADDR, SRC_ADDR, {16'h88b5},index, {6{rjunk}}};