ID Artikel: 000077363 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/03/2017

Mengapa saya tidak dapat mengakses register PCIe setelah menghasilkan Intel® Quartus® Prime Software 16.1 PCIe CvP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin tidak dapat mengakses Arria® 10 REGISTER PCIe® IP Core jika perangkat Arria 10 menggunakan mode Konfigurasi melalui Protokol (CvP) dan dihasilkan menggunakan Quartus® Prime versi 16.1, 16.1.1, dan 16.1.2.

     

     

    Resolusi

    Untuk mengatasi masalah ini, ubah parameter USE_ALTPCIE_PS_HIP_LOGIC altera_pcie_a10_hip_161_*.v dari 1 ke 0 dan kompilasi ulang desainnya.

    Tergantung pada hierarki desain Anda, sumber tingkat transfer register PCIe IP (RTL) biasanya terletak di:

    ./altera_pcie_a10_hip161/synth/*_altera_pcie_a10_hip_161_*.v

    Ubah dari:

    localparam USE_ALTPCIE_RS_HIP_LOGIC = 1;

    Untuk:

    localparam USE_ALTPCIE_RS_HIP_LOGIC = 0;

    Kemudian, jalankan kompilasi penuh.

     

    Jangan regenerasi inti PCIe IP setelah mengubah parameter ini. Regenerasi menimpa perubahan.

    Masalah ini telah diperbaiki di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 17.0.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.