ID Artikel: 000077367 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/01/2020

Mengapa tidak menegaskan sinyal input pll_powerdown mengatur ulang Intel® Arria® 10 perangkat fPLL?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Intel® Quartus® Prime Edisi Pro
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Secara bawaan, sinyal reset internal Intel® Arria® 10 fPLL IP core dikendalikan oleh register Avalon-MM tetapi bukan sinyal input pll_powerdown. Oleh karena itu, menegaskan sinyal input pll_powerdown tidak akan mengatur ulang Intel® Arria® 10 fPLL.

    Resolusi

    Tambahkan penetapan QSF berikut untuk mengubah kontrol reset dari register Avalon-MM ke input pll_powerdown:

    set_global_assignment -name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.