ID Artikel: 000077372 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/02/2020

Mengapa ada waktu kalibrasi transiver yang lama dan tidak ada toggling pada port "tx_pma_clkout/tx_clkout" ketika pin nPERST Hard IP untuk PCI Express* ditegaskan?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Intel® Arria® 10 dan Intel® Cyclone® 10 GX atau Intel® Stratix® 10 Hard IP untuk PCI Express* dikonfigurasi dengan mode Gen1/2/3 x1, CGB master dalam tripletnya akan terpengaruh oleh sinyal nPERST meskipun tidak digunakan untuk saluran PCIe. Ketika nPERST ditegaskan, itu akan menahan master CGB dalam keadaan reset, maka jika saluran non-PCIe lainnya didorong oleh master CGB ini, waktu kalibrasi transiver yang lama akan terlihat dan tidak ada perubahan akan muncul pada port 'tx_pma_clkout' dan 'tx_clkout'.

Resolusi

Untuk mengatasi masalah ini, tambahkan kalimat di Quartus Settings File (.qsf) seperti di bawah ini untuk menghindari penggunaan master CGB dalam triplet yang sama dengan PCIe HIP aktif untuk mendorong saluran non-PCIe lainnya.

"set_location_assignment HSSIPMACGBMASTER_1CB -to *|xcvr_fpll_a10_0|twentynm_hssi_pma_cgb_master_inst~O_MSTCGB_CORE0"

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Cyclone® 10 GX FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA
Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.