ID Artikel: 000077382 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/05/2019

Node: <hierarchy>|gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg ditentukan sebagai clock tetapi ditemukan tanpa penugasan clock terkait.</hierarchy>

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Transceiver PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 17.1 dan sebelumnya, Anda mungkin menghadapi peringatan ini selama analisis waktu saat menginisiasi beberapa contoh Transceiver Native PHY Intel® Stratix® 10 FPGA IP dalam desain Anda.

    Masalahnya adalah khusus untuk kasus di mana Transceiver Native PHY Intel® Stratix® 10 FPGA nama instans IP mencakup braket persegi yang berkontansi lebih dari satu digit.

    Misalnya:

    "my_instance[0].u0" akan bekerja dengan baik.

    "my_instance[10].u0" akan mengakibatkan kesalahan


    Nama instans yang berisi tanda kurung siku adalah hasil umum dari penggunaan pernyataan generate untuk menginteksi beberapa instans komponen yang sama.

    Resolusi

    Untuk mengatasi masalah ini, pastikan transceiver Native PHY Anda Intel® Stratix® nama instans IP 10 FPGA tidak termasuk braket persegi yang berisi lebih dari satu digit.

    Masalah ini dijadwalkan untuk diselesaikan dalam rilis perangkat lunak Intel Quartus Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.