ID Artikel: 000077405 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/12/2019

Mengapa tidak ada penggunaan PLLs jika saya mengkompilasi proyek dengan saluran transiver Intel® Stratix® 10 FPGA E-tile?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ini adalah perilaku yang diharapkan.  Anda akan melihat penggunaan "Total PLLs" adalah 0 jika Anda hanya instan Intel® Stratix® 10 saluran transiver E-tile FPGA dalam desain. Intel® Stratix® 10 FPGA E-tile transceiver channel phase-locked loop (PLL) tidak akan dihitung dalam ringkasan total PLLs.

    Misalnya, jika Anda menggunakan Intel® Stratix® 10 perangkat 1ST280EY2F55, dan menginisiasi empat saluran transiver E-tile. Setelah kompilasi, Anda masih akan melihat "Total PLLs 0/64(0%)" dalam ringkasan alur laporan kompilasi.

     

    Resolusi

    Semua PLL yang tercantum dalam laporan kompilasi dikontribusikan oleh PLL transiver Intel® Stratix® 10 IOPLL dan H-tile. Untuk Intel® Stratix® 10 perangkat 1ST280EY2F55, total 64 PLL terdiri dari 24xIOPLLs, 8xfPLLs dari H-tile, 8xATX PLLs transceiver H-tile, dan 24 CDR PLLs transceiver H-tile. PLL transiver E-tile Intel® Stratix® 10 FPGA tidak dihitung.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 MX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.