Ini adalah perilaku yang diharapkan. Anda akan melihat penggunaan "Total PLLs" adalah 0 jika Anda hanya instan Intel® Stratix® 10 saluran transiver E-tile FPGA dalam desain. Intel® Stratix® 10 FPGA E-tile transceiver channel phase-locked loop (PLL) tidak akan dihitung dalam ringkasan total PLLs.
Misalnya, jika Anda menggunakan Intel® Stratix® 10 perangkat 1ST280EY2F55, dan menginisiasi empat saluran transiver E-tile. Setelah kompilasi, Anda masih akan melihat "Total PLLs 0/64(0%)" dalam ringkasan alur laporan kompilasi.
Semua PLL yang tercantum dalam laporan kompilasi dikontribusikan oleh PLL transiver Intel® Stratix® 10 IOPLL dan H-tile. Untuk Intel® Stratix® 10 perangkat 1ST280EY2F55, total 64 PLL terdiri dari 24xIOPLLs, 8xfPLLs dari H-tile, 8xATX PLLs transceiver H-tile, dan 24 CDR PLLs transceiver H-tile. PLL transiver E-tile Intel® Stratix® 10 FPGA tidak dihitung.