ID Artikel: 000077407 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/10/2019

Mengapa pengaturan bandwidth tidak berubah saat menggunakan fPLL Intel® Arria® 10/Cyclone® 10 FPGA IP dalam mode SDI_Direct?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Quartus® Prime Edisi Standard
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan fPLL Intel® Arria® 10/Cyclone® 10 FPGA IP dalam mode SDI_Direct, pengaturan bandwidth ditetapkan ke konfigurasi optimal. Oleh karena itu perubahan pada pengaturan bandwidth (Rendah, Sedang, Tinggi) dalam IP ini tidak akan diterapkan ke file MIF yang dihasilkan.

    Resolusi

    Ini adalah perilaku yang diharapkan.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.