ID Artikel: 000077433 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 26/08/2020

Galat(20731): Untuk pin HSSI "xxx~pad", "Differential LVPECL" standar I/O adalah satu-satunya nilai hukum.

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pesan galat ini ketika Anda mengkompilasi desain contoh emas dari paket Kit Pengembangan Integritas Sinyal TX Intel® Stratix® di bawah Intel® Quartus® Perangkat Lunak Edisi Pro Prime versi 19.1 dan yang lebih baru.

    Ini karena desain contoh emas berasal dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1 dengan standar transceiver transceiver Intel® Stratix® 10 E-tile clock I/O standar dibatasi sebagai "LVDS." Dan aturan pemeriksaan standar I/O perangkat lunak diubah dalam Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 19.1 dan yang lebih baru.

     

     

    Resolusi

    Untuk menghindari galat ini, standar I/O dari clock referensi transiver transceiver E-tile Intel® Stratix® 10 harus dibatasi sebagai "Differential LVPECL" pada Editor Penugasan atau Quartus® Settings File (.qsf) seperti berikut.

    set_instance_assignment -name IO_STANDARD "DIFFERENTIAL LVPECL" -to xxx

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 DX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.