Anda mungkin melihat pesan galat ini ketika Anda mengkompilasi desain contoh emas dari paket Kit Pengembangan Integritas Sinyal TX Intel® Stratix® di bawah Intel® Quartus® Perangkat Lunak Edisi Pro Prime versi 19.1 dan yang lebih baru.
Ini karena desain contoh emas berasal dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1 dengan standar transceiver transceiver Intel® Stratix® 10 E-tile clock I/O standar dibatasi sebagai "LVDS." Dan aturan pemeriksaan standar I/O perangkat lunak diubah dalam Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 19.1 dan yang lebih baru.
Untuk menghindari galat ini, standar I/O dari clock referensi transiver transceiver E-tile Intel® Stratix® 10 harus dibatasi sebagai "Differential LVPECL" pada Editor Penugasan atau Quartus® Settings File (.qsf) seperti berikut.
set_instance_assignment -name IO_STANDARD "DIFFERENTIAL LVPECL" -to xxx