ID Artikel: 000077440 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/07/2017

Pelanggaran waktu pada domain clock ls_clk[0] HDMI RX core IP

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    IP inti HDMI RX mungkin mengalami pelanggaran waktu jika ls_clk[2:0] adalah clock dari 3 sumber clock terpisah alih-alih sumber clock tunggal. Hal ini disebabkan oleh penanganan domain clock crossing yang tidak tepat dari jalur data TMDS individu ke domain clock ls_clk[0] dalam IP inti HDMI RX.

    Resolusi

    Drive semua 3 ls_clk[2:0] dari sumber clock yang sama dan melakukan sinkronisasi data ke sumber clock tunggal sebelum menghubungkan ke IP inti HDMI RX.

    Pengguna juga dapat merujuk pada contoh desain Arria® 10 HDMI mr_hdmi_rx_core_top.v file desain untuk demonstrasi koneksi. Contoh desain dapat dihasilkan dari IP inti HDMI.

    Masalah ini diperbaiki di Quartus® Prime versi 17.0 pembaruan 1.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V FPGA dan SoC FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.