Masalah Kritis
IP inti HDMI RX mungkin mengalami pelanggaran waktu jika ls_clk[2:0] adalah clock dari 3 sumber clock terpisah alih-alih sumber clock tunggal. Hal ini disebabkan oleh penanganan domain clock crossing yang tidak tepat dari jalur data TMDS individu ke domain clock ls_clk[0] dalam IP inti HDMI RX.
Drive semua 3 ls_clk[2:0] dari sumber clock yang sama dan melakukan sinkronisasi data ke sumber clock tunggal sebelum menghubungkan ke IP inti HDMI RX.
Pengguna juga dapat merujuk pada contoh desain Arria® 10 HDMI mr_hdmi_rx_core_top.v file desain untuk demonstrasi koneksi. Contoh desain dapat dihasilkan dari IP inti HDMI.
Masalah ini diperbaiki di Quartus® Prime versi 17.0 pembaruan 1.