ID Artikel: 000077506 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya melihat tangkapan baca yang salah di DDR3 High Performance (HP) Controller Megacore IP ketika saya mengatur ulang inti selama pengoperasian mode pengguna di perangkat lunak Quartus II dan IP versi 7.2?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

IP kontroler HP DDR3 tidak mendukung kalibrasi dalam simulasi pada versi 7.2. Simulasi didasarkan pada memunculkan sistem dari kondisi awal yang diketahui alih-alih menyelesaikan proses kalibrasi. Dalam mode simulasi ini, reset menyebabkan hubungan fase antara phy_clk dan resynch_clk_1x berubah setelah reset. Perangkat lunak Quartus® II dan IP versi 8.0 memperbaiki masalah ini dengan mendukung kalibrasi selama simulasi.
 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.