ID Artikel: 000077548 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa perangkat flash Intel J3 tidak dapat mengonfigurasi FPGA setelah siklus daya ketika opsi "Berhenti" pada kegagalan dipilih bagi MAX® II Parallel Flash Loader (PFL)?

Lingkungan

  • MicroBlaster™ Fast Passive Parallel Software Driver
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Masalah ini hanya ditemukan dalam rangkaian perangkat flash Intel J3 ketika opsi "Halt" setelah kegagalan dipilih dalam megafuntion PFL.

    Untuk memperbaiki masalah ini, tambahkan sirkuit tunda ke pin nReset yang menarik pin nReset ini untuk sementara waktu sebelum memungkinkannya untuk menjadi tinggi. Waktu tunda minimum yang disarankan adalah 2 ms.

    Solusi lain adalah dengan memilih "Coba Lagi Halaman yang Sama" atau "Coba lagi dari alamat tetap" pada tindakan yang diperlukan untuk opsi kegagalan konfigurasi.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    MAX® II CPLD

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.