ID Artikel: 000077582 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/10/2013

Dapatkah inti PCIe Hard IP dan inti IP DDR3 memiliki refclk yang sama?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak disarankan untuk berbagi refclk antara inti PCIe® Hard IP dan inti IP antarmuka memori eksternal, yang mencakup semua kontroler berbasis UniPHY dan ALTMEMPHY. Antarmuka PCIe dan antarmuka memori eksternal memerlukan PLL refclk langsung dari pin input clock khusus yang berbeda.

Agar kontroler memori menggunakan clock yang sama dengan inti PCIe Hard IP, ia perlu untuk mengatur coreclkout sinyal inti PCIe Hard IP ke input refclk dari inti IP memori. Hal ini tidak disarankan karena gangguan tambahan yang disebabkan oleh sumber daya perutean clock global akan memengaruhi performa antarmuka memori eksternal.

Produk Terkait

Artikel ini berlaku untuk 9 produk

Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.