Tidak disarankan untuk berbagi refclk
antara inti PCIe® Hard IP dan inti IP antarmuka memori eksternal, yang mencakup semua kontroler berbasis UniPHY dan ALTMEMPHY. Antarmuka PCIe dan antarmuka memori eksternal memerlukan PLL refclk
langsung dari pin input clock khusus yang berbeda.
Agar kontroler memori menggunakan clock yang sama dengan inti PCIe Hard IP, ia perlu untuk mengatur coreclkout
sinyal inti PCIe Hard IP ke input refclk dari inti IP memori. Hal ini tidak disarankan karena gangguan tambahan yang disebabkan oleh sumber daya perutean clock global akan memengaruhi performa antarmuka memori eksternal.