ID Artikel: 000077587 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Tegangan VCCIO apa yang diperlukan untuk standar I/O LVDS Stratix® II untuk bank yang berbeda?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Untuk perangkat Stratix II, VCCIO untuk bank I/O samping (1, 2, 5, 6) menggunakan input atau output LVDS memerlukan 2,5V.

Pin input clock pada bank atas/bawah (3, 4, 7, 8) menggunakan VCCINT, sehingga VCCIO dapat berbeda untuk mendukung standar I/O lainnya pada bank tersebut (bawaan Quartus® II adalah 3,3V).

Pin keluaran PLL pada bank 9, 10, 11, dan 12 memerlukan VCCIO 3,3V untuk mendorong sinyal LVDS.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.