Untuk perangkat Stratix II, VCCIO untuk bank I/O samping (1, 2, 5, 6) menggunakan input atau output LVDS memerlukan 2,5V.
Pin input clock pada bank atas/bawah (3, 4, 7, 8) menggunakan VCCINT, sehingga VCCIO dapat berbeda untuk mendukung standar I/O lainnya pada bank tersebut (bawaan Quartus® II adalah 3,3V).
Pin keluaran PLL pada bank 9, 10, 11, dan 12 memerlukan VCCIO 3,3V untuk mendorong sinyal LVDS.