Karena masalah dalam perangkat lunak Quartus® II versi 13.1, ketika menerapkan desain JESD204B dalam rangkaian Arria® V, Critical Warning (21196) dihasilkan selama proses fitter Quartus II, menunjukkan bahwa clock PCS tidak memiliki hubungan 0 PPM terkait dengan jam tautan. Contoh peringatan tersebut ditunjukkan di bawah ini:
Peringatan Kritis (21196): Sumber Coreclk dari atom PCS HSSI 8G RX
:inst_av_hssi_8g_rx_pcs|wys tidak memiliki sumber 0 PPM yang sama sehubungan dengan clock internal karena input coreclk penerima tidak didorong oleh rx clkout salurannya sendiri
Pastikan bahwa inti IP JESD204B txlink_clk Dan pll_ref_clk (varian pemancar) atau tx_pll_ref_clk (varian duplex) memiliki hubungan clock 0 PPM; memastikan bahwa inti IP JESD204B rxlink_clk Dan pll_ref_clk (varian penerima) atau rx_pll_ref_clk (varian duplex) memiliki hubungan clock 0 PPM. Salah satu implementasi tersebut adalah untuk memperoleh clock link menggunakan core PLL seperti yang ditunjukkan pada Gambar 4-8 Dari Panduan Pengguna inti IP JESD204B.
Setelah desain subsstem JESD204B berfungsi penuh, untuk mengatasi Peringatan Kritis ini, tambahkan penugasan .qsf berikut ke setiap pin transiver untuk menghilangkan Peringatan Kritis ini:
nama set_instance_assignment GXB_0PPM_CORECLK ON -to
Contoh: set_instance_assignment -name GXB_0PPM_CORECLK ON -to rx_serial_data[0]