ID Artikel: 000077650 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Mengapa batasan PCIe Hard IP SDC untuk tl_cfg* diabaikan dalam desain SOPC Builder saya?

Lingkungan

    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Batasan PCI Express HardIP untuk sinyal tl_cfg* diabaikan dalam desain SOPC Builder karena modul altpcierd_tl_cfg_sample tidak digunakan dalam mode ini.

Akibatnya, di pcie_compiler_0.sdc, batasan SDC yang ditempatkan setelah komentar di bawah ini akan diabaikan:

# Batasan jalur multicycle berikut ini hanya valid jika penggunaan logika untuk mencicipi sinyal tl_cfg_ctl dan tl_cfg_sts

Catatan: Batasan ini valid dalam konfigurasi HardIP platform Designer dan Avalon® streaming.

Resolusi

N/A

Produk Terkait

Artikel ini berlaku untuk 5 produk

Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GX FPGA
Cyclone® IV GX FPGA
Stratix® IV GT FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.