Masalah ini terjadi saat menerapkan inti IP PCIe® Gen 1 atau Gen 2 menggunakan PLL ATX dalam rangkaian perangkat Arria® V GZ atau Stratix® V. Untuk perangkat ES, coreclkout yang dilaporkan adalah 1/4 frekuensi yang benar. Untuk perangkat produksi, coreclkout yang dilaporkan adalah 1/2 frekuensi yang benar.
Ini dapat dilihat di TimeQuest menggunakan Jam Laporan. Baik coreclkout dan observablecoreclkdiv akan memiliki frekuensi yang salah dilaporkan sama seperti yang dinyatakan di atas.
Untuk mengatasi masalah ini:
1. Kompilasi desain untuk menentukan frekuensi apa yang dilaporkan TimeQuest.
2. Tambahkan SDC berikut untuk membatasi \'coreclkout\':
create_clock -periode <setengah dari periode yang dilaporkan TimeQuest> [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Misalnya, jika TimeQuest melaporkan periode clock 16ns untuk perangkat produksi, SDC-nya adalah:
create_clock -periode 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Penting untuk menggunakan opsi "-compatibility_mode" untuk menggunakan wildcard dalam SDC untuk get_pins.