ID Artikel: 000077691 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 11/09/2012

Berapa banyak siklus DCLK tambahan yang diperlukan untuk masuk ke mode inisialisasi di perangkat seri Stratix?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Untuk masuk ke mode inisialisasi di perangkat seri Stratix®, diperlukan dua tepi terjatuh tambahan pada DCLK setelah CONF_DONE semakin tinggi. Hal ini diperlukan baik saat Anda menggunakan clock pengguna (CLKUSR) atau clock inisialisasi internal.

 

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.