ID Artikel: 000077693 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa inti TSE tidak stabil pada perangkat keras untuk varian LVDS karena bug pada file SDC yang dihasilkan?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Batasan SDC yang ada dalam berkas SDC yang dihasilkan TSE yang menyebabkan inti TSE tidak stabil pada perangkat keras untuk varian LVDS:

set clocks_list [get_clocks *]

foreach_in_collection clock {
set nama [get_clock_info -name ]
jika {[ expr [regexp "altera_tse" ] == 1]} {
set_clock_groups -exclusive -group [get_clocks ]
}
}

 

Solusi: Comment out line 410 hingga 417 dari berkas batasan waktu (SDC) dan ganti dengan

set_clock_groups -asynchronous \

-group {altera_tse_mac_rx_clk_0} \

-group {altera_tse_mac_tx_clk_0} \

-group {altera_tse_rx_afull_clk} \

-group {altera_tse_sys_clk} \

-group {altera_tse_ref_clk \

altera_tse_multi_mac_pcs_pma_inst|the_altera_tse_pma_lvds_rx_0|altlvds_rx_component|auto_generated|rx[0]|clk0 \

altera_tse_multi_mac_pcs_pma_inst|the_altera_tse_pma_lvds_rx_0|altlvds_rx_component|auto_generated|pll|clk[0]}

Masalah ini akan diperbaiki dalam rilis mendatang.
 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® IV GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.