ID Artikel: 000077713 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/07/2021

Apakah saya perlu memberikan sinyal clock REFCLK_GXE untuk E-Tile transiver yang tidak digunakan untuk memenuhi persyaratan konfigurasi perangkat Intel® Stratix® 10 &; Intel Agilex® 7 FPGA?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Stratix® 10 E-Tile Transceiver Native PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Kebutuhan sinyal clock REFCLK_GXE untuk E-Tile transiver yang tidak digunakan untuk memenuhi persyaratan konfigurasi perangkat Intel® Stratix® 10 &; Intel Agilex® 7 FPGA bergantung pada apakah Anda mempertahankan transiver E-Tile dengan penetapan File Pengaturan Quartus® (QSF) PRESERVE_UNUSED_XCVR_CHANNELS.

    Resolusi

    Jika Anda tidak pernah berencana untuk menggunakan E-Tile transceiver dan Anda tidak memiliki penetapan QSF PRESERVE_UNUSED_XCVR_CHANNELS, Anda tidak perlu memberikan sinyal REFCLK_GXE untuk memenuhi aturan konfigurasi perangkat Intel® Stratix® 10 &; Intel Agilex® 7 FPGA.

    Jika E-Tile Anda saat ini tidak digunakan, tetapi Anda berencana untuk menggunakannya nanti, penetapan QSF PRESERVE_UNUSED_XCVR_CHANNELS diperlukan. Dalam hal ini, Anda harus memberikan sinyal REFCLK_GXE untuk memenuhi aturan konfigurasi perangkat Intel® Stratix® 10 &; Intel Agilex® 7 FPGA.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.