ID Artikel: 000077740 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/07/2012

parameter rx_use_coreclk tidak dihasilkan dengan benar untuk megafungsi 10GBASE-R PHY v12.0 yang menargetkan rangkaian perangkat Stratix V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    10GBASE-R PHY v12.0 megafungsi yang menargetkan perangkat Stratix V tidak menghasilkan rx_use_coreclk parameter dengan benar; berkas HDL yang dihasilkan tidak lulus rx_use_coreclk parameter ke contoh sv_xcvr_10gbaser_nr.

    Resolusi

    Perbarui berkas HDL yang dihasilkan untuk meneruskan parameter. Fora file yang dihasilkan di System Verilog, tambahkan baris yang dikomentari di contoh di bawah ini:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.