ID Artikel: 000077775 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 01/01/2015

Bagaimana cara melakukan antarmuka dengan standar I/O 3,3V dalam perangkat lunak Quartus II untuk perangkat Stratix IV?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Rangkaian perangkat Stratix® IV mematuhi standar 3.3V LVTTL dan 3.3V LVCMOS I/O saat menggunakan VCCIO 3.0V.  Stratix perangkat IV tidak mendukung tegangan VCCIO 3.3V.

    Dalam perangkat lunak Quartus® II, Anda harus memilih "3.3-V LVTTL" atau "3.3-V LVCMOS" sebagai standar I/O di Editor Tugas atau Perencana Pin.  Saat Anda mengkompilasi desain Anda, file .pin akan menunjukkan tegangan VCCIO yang sesuai untuk bank I/O yang mendukung standar ini.  Ketika keluaran LVTTL 3.3V atau LVCMOS 3.3V atau pin dwiarah ada di bank I/O, VCCIO harus terhubung ke 3.0V pada PCB.

    Informasi lebih lanjut dapat ditemukan di Fitur I/O di Perangkat IV Stratix (PDF) dan Panduan Koneksi Pin Rangkaian Perangkat IV GX Stratix (PDF).

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.