ID Artikel: 000077811 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 15/04/2014

Bagaimana cara memperbaiki pelanggaran waktu pengaturan inti saat saya memasang dua pengontrol memori keras DDR3 dari tepi atas ke tepi bawah perangkat FPGA?

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat Anda mengikat dua pengontrol memori keras (HMC) DDR3 yang terletak di tepi atas dan bawah serta menggunakan pll_afi_half_clk sebagai clock untuk port MPFE, Anda mungkin mendapatkan pelanggaran waktu pengaturan inti antara jalur bonding_in_* dan bonding_out_*.

    Meskipun clock MPFE diizinkan untuk menjalankan hingga setengah dari frekuensi pengontrol memori keras, frekuensi clock MPFE maksimum tergantung pada performa fabric inti. Jalur dari bonding_out_* ke bonding_in_* dirutekan melalui fabric inti dan terlalu panjang, sehingga mengakibatkan pelanggaran waktu.

    Resolusi

    Turunkan frekuensi clock MPFE untuk mencapai penutupan waktu dan tingkatkan lebar data port MPFE untuk mempertahankan bandwidth yang sama pada antarmuka memori.

    Produk Terkait

    Artikel ini berlaku untuk 13 produk

    Arria® V GT FPGA
    Cyclone® V FPGA dan SoC FPGA
    Cyclone® V E FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V GX FPGA
    Arria® V FPGA dan SoC FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.