Saat Anda mengikat dua pengontrol memori keras (HMC) DDR3 yang terletak di tepi atas dan bawah serta menggunakan pll_afi_half_clk sebagai clock untuk port MPFE, Anda mungkin mendapatkan pelanggaran waktu pengaturan inti antara jalur bonding_in_* dan bonding_out_*.
Meskipun clock MPFE diizinkan untuk menjalankan hingga setengah dari frekuensi pengontrol memori keras, frekuensi clock MPFE maksimum tergantung pada performa fabric inti. Jalur dari bonding_out_* ke bonding_in_* dirutekan melalui fabric inti dan terlalu panjang, sehingga mengakibatkan pelanggaran waktu.
Turunkan frekuensi clock MPFE untuk mencapai penutupan waktu dan tingkatkan lebar data port MPFE untuk mempertahankan bandwidth yang sama pada antarmuka memori.