ID Artikel: 000077833 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Mengapa clock out inti PCI Express salah diatur ke 125 MHz di SOPC Builder ketika clock aplikasi 62,5 MHz ditentukan dalam IP?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena bug di SOPC® Builder, PCI Express® Core Clock Out selalu diatur ke 125 MHz.

Hal ini dapat menyebabkan kegagalan waktu dalam tingkat kecepatan perangkat -7 dan -8.

Resolusi

Untuk mengatasi masalah ini:

Edit file pcie_compiler_0_core.v secara manual dan ubah

altpcie_hip_pipen1b_inst.core_clk_divider = 2 hingga
altpcie_hip_pipen1b_inst.core_clk_divider = 4

Masalah ini memengaruhi semua versi SOPC Builder hingga dan termasuk v10.1.

Masalah ini telah diperbaiki di Quartus® II versi 10.1SP1. Pelanggan disarankan untuk meningkatkan ke rilis Quartus® II ini dan melakukan regenerasi.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® IV GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.