ID Artikel: 000077887 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Kapan saya harus menggunakan sinyal cal_blk_powerdown untuk mengkalibrasi pengakhiran transiver pada chip?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Kalibrasi pemberhentian transiver pada chip hanya perlu dilakukan sekali pada daya perangkat. Namun, jika saluran Anda memiliki integritas sinyal marginal, dan perangkat Anda beroperasi pada suhu perangkat yang ekstrem, maka kalibrasi ulang transceiver pada chip dengan meletupkan sinyal cal_blk_powerdown dapat memberikan lebih banyak margin.

Contoh: Jika perangkat Anda diberdayakan dan awalnya dikalibrasi pada Tj(min), dan saluran Anda memiliki integritas sinyal marginal, tetapi suhu operasi normal mendekati Tj (maks), maka mengkalibrasi ulang pada penghentian pada chip di Tj(maks) dapat meningkatkan margin integritas sinyal.

Galat bit mungkin terlihat selama kalibrasi ulang pemberhentian pada chip.

Catatan: Selama fase desain, Anda harus memastikan melalui simulasi integritas sinyal bahwa saluran Anda menawarkan margin yang memadai untuk rentang suhu penuh desain Anda.

Produk Terkait

Artikel ini berlaku untuk 8 produk

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® II GX FPGA
Arria® GX FPGA
Arria® II GZ FPGA
Arria® II GX FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.