ID Artikel: 000077888 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/08/2012

Mengapa saya melihat pelanggaran lebar denyut minimum untuk blok memori M20K pada perangkat speedgrade Stratix V I2 saat melakukan analisis waktu menggunakan model waktu cepat?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam versi perangkat lunak Quartus® II 11.1 SP2 dan sebelumnya, Anda mungkin melihat pelanggaran lebar denyut minimum yang salah untuk blok memori M20K pada perangkat speedgrade Stratix® V I2 saat melakukan analisis waktu menggunakan model waktu cepat. Masalah ini disebabkan oleh model waktu yang salah untuk perangkat speedgrade Stratix V I2.

Lihat Tabel 2-27 Karakteristik DC dan Switching untuk perangkat Stratix V (PDF) bab buku panduan perangkat Stratix V untuk detail tentang Spesifikasi Performa Blok Memori untuk Perangkat V Stratix.

Resolusi

Jika Anda mengoperasikan memori dalam spesifikasi, pelanggaran minimum pulsewidth dapat diabaikan dengan aman.

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 12.0.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.