ID Artikel: 000077902 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 23/11/2015

Galat Internal: Sub-sistem: FIOMGR, File: /quartus/fitter/fiomgr/fiomgr_io_bank.cpp, Baris: 2379 m_single_ended_iostd_drive_strength >= 0

Lingkungan

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 15.0 dan sebelumnya, Anda mungkin melihat galat internal ini jika Anda mengubah penetapan pin JTAG dari nilai bawaan.

    Dalam MAX® 10 perangkat, pin JTAG adalah pin serasi ganda. Jika Anda menggunakan pin JTAG sebagai pin khusus, Anda tidak perlu melakukan penugasan pin apa pun untuk pin tersebut. Anda mungkin mendapatkan galat internal ini jika Anda mengedit penetapan pin ke sesuatu selain nilai bawaan.

    Resolusi

    Untuk menghindari kesalahan, lakukan salah satu langkah berikut:

    • Kembalikan kembali semua I/O pin JTAG standar ke standar IO bawaan di perencana pin.
    • Ubah ke standar I/O bawaan ke LVCMOS 3.3-V
    • Buka Opsi Penugasan -> Device -> Device and Pin -> Voltage -> ubah "Default I/O standard" menjadi 3.3-V LVCMOS

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGAs

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.