Anda mungkin mengalami galat internal di atas pada Perangkat Lunak Quartus II versi 12.1 dan sebelumnya jika Anda menerapkan desain transiver desain Arria V GX berikut
- Saluran hanya TX berikat yang didorong oleh CMU PLL melalui clocking xN
Atau
-
Saluran terikat (hanya TX atau duplex) yang didorong oleh fPLL melalui clocking xN
Ini adalah bug yang diketahui dalam Perangkat Lunak Quartus II