Saat menggunakan megafungsi altlvds dengan opsi PLL eksternal di perangkat Stratix® III, Stratix IV, dan Arria® II GX, contoh desain yang disediakan oleh Altera menunjukkan counter output C0, C1, dan C2 yang digunakan pada PLL. Perangkat lunak Quartus® II secara otomatis memutar penghitung output untuk mengimplementasikan skema koneksi yang benar. Ini adalah penghitung output yang digunakan untuk SERDES khusus:
Output C0 (counter 0) adalah clock paralel
Output C3 (counter 3) adalah clock serializer berkecepatan tinggi
Output C5 (counter 5) harus terhubung ke port pemberdayaan
Untuk informasi lebih lanjut tentang penggunaan megafungsi altlvds dengan opsi PLL eksternal di perangkat Stratix III, lihat Menggunakan altlvd Dengan Opsi PLL Eksternal di Stratix III FPGAs
Untuk informasi lebih lanjut tentang penggunaan megafungsi altlvds dengan opsi PLL eksternal di perangkat Stratix IV, lihat Antarmuka I/O Diferensial Kecepatan Tinggi dengan DPA pada Perangkat IV Stratix (PDF). Prosedur yang ditunjukkan dalam dokumen ini juga dapat diterapkan pada perangkat Arria II GX.