ID Artikel: 000077955 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/08/2012

Mengapa clock output saya tidak berubah saat menyimulasikan penghitung output PLL bertingkat di perangkat Cyclone III atau Cyclone IV?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam perangkat lunak Quartus II versi 9.1 dan yang lebih baru, clock keluaran mungkin tidak berubah selama simulasi fungsi dari cascading counter output PLL dalam desain yang menargetkan Cyclone III dan perangkat IV Cyclone. Masalah ini terkait dengan model simulasi fungsi dan tidak memengaruhi perilaku perangkat keras.

Resolusi

Untuk mengatasi masalah ini, gunakan simulasi waktu saat megafungsi ALTPLL dikonfigurasi untuk menggunakan cascading counter output. Simulasi waktu tidak dipengaruhi oleh masalah pada model simulasi fungsi.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Cyclone® IV GX FPGA
Cyclone® III LS FPGA
Cyclone® III FPGA
Cyclone® IV E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.