Karena masalah dalam perangkat lunak Quartus II versi 9.1 dan yang lebih baru, clock keluaran mungkin tidak berubah selama simulasi fungsi dari cascading counter output PLL dalam desain yang menargetkan Cyclone III dan perangkat IV Cyclone. Masalah ini terkait dengan model simulasi fungsi dan tidak memengaruhi perilaku perangkat keras.
Untuk mengatasi masalah ini, gunakan simulasi waktu saat megafungsi ALTPLL dikonfigurasi untuk menggunakan cascading counter output. Simulasi waktu tidak dipengaruhi oleh masalah pada model simulasi fungsi.